【導讀】在先進制程的馬拉松中，Intel 18節點不僅承載著英特爾重奪工藝領導地位的戰略雄心，更是其IDM 2.0轉型進程中至關重要的一場攻堅戰。隨著Panther Lake處理器的順利導入，18A正以強勁的良率爬坡勢頭，證明了英特爾在尖端制造領域的底蘊與執行力。
據行業分析機構Diamond Hanz最新數據，Intel 18A目前已順利通過工藝風險試產（Risk Production）階段，步入高產能良率提升期。當前晶圓產出表現穩健，隨著缺陷密度（D0）的持續收斂，該節點已展現出優異的成本效益與盈利能力，為后續的規模化量產奠定了堅實的經濟基礎。
在2026年IEEE VLSI研討會上，英特爾正式發布了Intel 18A系列中的首個性能增強版本Intel 18A?P，這一成果標志著英特爾在先進半導體制造領域再次邁出關鍵一步，不僅在性能與功耗的平衡上實現了顯著突破，更在制造穩定性和量產可行性上取得了實質性進展。
18A-P傳達的信號：信任
“我們想要傳達的一個關鍵點其實就是信任。在這里，信任指的是客戶對信任的訴求，我們希望也希望客戶能夠信任我們。”英特爾代工副總裁Chris Auth向EEWorld說道。
那么客戶到底想要什么？Chris Auth表示，客戶最看重的是可預測的時間表，這需要技術、產能、生態系統與工具，足夠多的IP讓客戶能夠設計自己的芯片。此外還有客戶服務——你能切實滿足客戶的需求，并且在執行和交付芯片的及時性上可預測。
去年，英特爾談到Intel 18A-P，并承諾今年交付。而VLSI上展示這項技術的進展，就是一次里程， 這表明著英特爾正按計劃在今年交付該技術。
“我們在去年底推出的Panther Lake上引入了Intel 18A，目前正在全面量產爬坡。缺陷密度走勢符合我們的預期發展，隨著技術的持續磨合，良率也在穩步提升。在未來的幾個月，我們會將這一勢頭保持下去。”Chris Auth如是說。
目前，Intel 18A-P已經開始風險試產（risk production）。不過，英特爾尚未完成全部認證（qualification），但已經看到了足夠的數據，讓英特爾高度確信，在完成認證流程后，這些產品將能夠出貨并交付給客戶。這是一個非常關鍵的里程碑，表明工藝狀態非常良好，有信心開始量產爬坡。
18A-P性能提升巨大
Intel 18A-是一種性能增強型 RibbonFET 環繞柵極（GAA）晶體管技術，并采用 PowerVia 實現背面供電。18A是基礎工藝（Base Process），而18A-P則是其擴展集（Superset），不僅進一步提升了性能，還引入了更多功能特性。
數據顯示，相較于標準 Intel 18A制程，18A-P可實現同功耗下性能提升9%，同性能下功耗降低18%，這是非常平穩且有利的升級，這種性能無疑能夠成為銜接18A與14A兩代制程的關鍵技術橋梁。這種性能提升和臺積電N2P到A16提升相當，遠大于其他臺積電的二代、三代工藝提升。
這一改進是通過新增技術特性、晶體管性能增強、互連增強以及設計技術協同優化（DTCO）共同實現的。英特爾 18A-P 的新增特性包括：額外的邏輯閾值電壓（VT）配對、偏移角收緊、高密度（HD）和高性能（HP）庫中均新增的低功耗器件，以及兩個庫中性能提升的 HP 器件。此外，英特爾 18A-P 還降低了熱阻，改善了導熱性能。
以下，EEWorld對18A-P具體的細節進行解析。
偏移角收窄33%，新增第5組邏輯VT配對
18A-P將偏移角收窄了33%，是本次突破的關鍵。先進制程量產一大難點，是確保同批次晶體管的性能和功耗高度一致。受制造工藝固有波動影響，即便同一晶圓上的晶體管也存在速度和功耗差異，通常以“快慢角”衡量，而“偏移角” skew corners則反映最快與最慢晶體管之間的性能差距。偏移角越大，芯片性能和功耗越不可預測，參數良率越低，長期制約著先進制程的規模化量產。
Chris Auth向EEWorld解析，關于偏差角，可以這樣理解：英特爾在提供PDK（制程設計套件）時，會明確告知VT存在一定波動范圍，設計人員必須保證電路在該范圍的高端和低端均能正常工作，這就是所謂的'偏差角'。此外，由于PMOS和NMOS分處兩側，設計人員還需考慮各種組合情況——包括NMOS快PMOS慢、PMOS慢NMOS快，以及兩者同時快或同時慢等。這些VT的所有排列組合，統稱為'skews'。
為此，設計人員必須在芯片設計中預留大量保護帶（guard-banding），以應對上述所有波動情形。而我們通過減少波動幅度，直接縮小了需要處理的skews范圍。對設計人員而言，這意味著需要適配的工藝波動更少，所需保護帶也隨之減少，進而可以將節省下來的設計余量轉化為更高的性能或更低的功耗。
此外，值得注意的是，Intel 18A-P比Intel 18A多提供一對邏輯VT（閾值電壓），即第5對邏輯VT，并可選配更多配對。在低閾值電壓（LVT）和超低閾值電壓（ULVT）之間提供了一個中間 VT，從而在提升速度和功耗方面提供了更大的靈活性。N型和P型偶極子功函數仍是RibbonFET VT調諧的關鍵使能技術。這一改進使得芯片設計人員能夠更精細地平衡不同模塊的性能與功耗需求。
晶體管增強
Intel 18A-P在晶體管部分，給高性能庫（180H）和高密度庫（160H）提供了2種額外晶體管設計，增強在高密度和高性能上的表現，能夠更好應對不同的場景。
Intel 18A 高性能庫原本僅有W2和W3兩種設計，本次補齊了高密度W1和進一步增強的 W3P。18A-P的高密度庫未新增更高密度選項，但引入了介于W1與W2之間的W1.5庫，并搭載W3P，顯著提升了設計靈活性。目前，英特爾量產的18A芯片Panther Lake全部采用180H高性能庫，最初僅包含兩種晶體管設計。
前端環形振蕩器（ring oscillator）性能指標（NAND、NOR、反相器）顯示，在等泄漏電流條件下，Intel 18A-P較Intel 18A 提升了12%。性能增益來自遷移率改善和高性能接觸。NMOS和PMOS晶體管驅動電流分別增強了約5% 和約16%。NMOS和PMOS晶體管的外部電阻分別降低了20% 和12%。
互連增強
互連技術上，18A-P對金屬互連層進行了針對性優化，實現V0至V2層互連電阻的顯著降低，同時改進M2至M4層走線設計，減少了不必要的拐角和跳線，從而降低互連延遲和功耗。
關鍵互連層中設計規則（DR）的放寬以及使用鋸齒狀走線的靈活性，帶來了更好的模塊級性能、面積微縮和設計易用性。V0-V2 通孔電阻的改善也對性能提升有所貢獻。
可靠性與熱特性
Intel 18A-P 的晶圓級可靠性滿足行業標準1級認證目標，并建立在Intel 18A可靠的基石之上（其SRAM HTOL已通過1000小時應力測試）。晶體管遷移率改善也有助于優化數字操作的器件的NBTI特性，從而提供更快且更可靠的晶體管。新型超低阻接觸方案完全滿足MOL（中道）可靠性和缺陷可靠性認證要求。
無論正面還是背面情形，散熱都是個挑戰。英特爾在背面方面有很多經驗，因此能夠在散熱上持續推進創新。
Intel 18A提供了熱影響緩解策略，以補償微縮化、高功率密度晶體管帶來的挑戰。
在18A-P中，英特爾做了兩件事：第一，減薄了熱載體晶圓（thermal handler wafer）區域的厚度，并換用了一種新材料，從而降低熱阻。第二，引入了新的EDA工具，使其能夠'感知熱'——也就是說，在有熱的地方，它會增加更多的互連或通孔，以便把熱量非常快速地導向襯底，在那里散發出去，在局部和全局尺度上進一步改善，有效熱阻率降低了約20%。該改進架構已通過JEDEC標準應力測試，完全滿足芯片-封裝交互（CPI）可靠性要求。
SRAM與DTCO
Intel 18A-P 提供與Intel 18A匹配的SRAM方案（高電流單元HCC為0.023 μm2，高密度單元HDC為0.021 μm2）。
模塊級性能提升的很大一部分來自DTCO（Design-Technology Co-Optimization），以充分釋放Intel 18A-P 新特性的全部價值。
DTCO是一個跨學科流程，目標用 PPA（Performance/Power/Area）與制造可行性作為計量指標，對比并下選器件結構、工藝模塊、布局風格與設計規則。DTCO 是一個跨越器件 → 制程 → PDK → 標準單元 → EDA → 架構/軟件的縱向協同體系。要進入該領域，最大的困難不是技術單點突破，而是跨層協同能力與工程數據閉環能力。
BSPD+GAA，仍在研究之中
無論是18A還是18A-P，BSPD（背面供電）和GAA兩項技術非常關鍵。本次VLSI上，英特爾代工副總裁兼研究Eric Karl展示了公司如何量化背面供電和全環繞柵極晶體管的優勢。Karl 討論了與類似正面互連技術相比，布線面積減少11%，動態電壓降減少10 倍，從而實現高達6%的頻率提升或超過15%的動態功耗降低。
英特爾代工硅與平臺工程團隊的Manju Shamanna分享了基于全環繞柵極和背面供電工藝構建的CPU內核的硅成果。他的研究表明，在較低電壓下頻率縮放能力更強，包括在低電壓（約 0.5V）下頻率提升約30%，同時降低了IR壓降，實現了更高效的運行。
英特爾代工的下一步
英特爾代工在VLSI上，還發布了三篇論文，它們更偏研究性質，時間跨度也會更長一些，涵蓋對未來硅擴展至關重要的多個領域：
CFET（互補場效應晶體管）：CFET技術被認為是半導體行業在RibbonFET之后持續微縮的關鍵路徑。英特爾演示了采用45nm柵極間距、垂直堆疊NMOS和PMOS 器件的單片CFET反相器，通過垂直器件架構推進了在全環繞柵極晶體管之后繼續擴展邏輯的路徑。
英特爾在CFET工藝研究中取得了一項重要里程碑——將Si（110）上的2×2納米帶CFET反相器微縮至業界領先的45nm CPP，并集成了背面供電和EEV內部互連。英特爾展示了頂部和底部器件的減數技術，實現了低風險的公共柵極架構。還展示了鍵合技術以實現混合溝道晶向的CFET堆棧，從而在不增加寄生電容的情況下提升性能。PPA評估支持繼續聚焦于2×2納米帶堆棧方案。
用于電源管理的GaN+硅集成：英特爾演示了氮化鎵功率器件與硅邏輯在300mm上的單片集成，包括約 1000 個柵極的數字控制塊，從而能夠在單一工藝中實現高效、大規模的數字控制以及高性能功率器件，并降低系統復雜性。
減成法釕互連：英特爾展示了集成氣隙的減成法釕技術，與銅相比，電容降低高達約35%，并實現了可測量的頻率增益，表明隨著互連持續縮小，這是改善電阻電容縮放的一條可行路徑。
減成法金屬化因其在微縮互連尺寸下的優異RC性能，正作為銅金屬化的替代方案被積極研究。本文首次展示了sRu互連結合氣隙帶來FROS提升的研發成果。同時還展示了高達50%的Kelvin通孔電阻降低和高達35%的線間電容改善，從而解決了該技術未來潛在部署所需的關鍵性能要素。
