【導讀】本文詳細介紹一種在大型多通道系統中預測相位噪聲的系統方法，并將預測到的值與在16通道S頻段演示器上測量到的值進行比較。這種分析方法基于一小組測量值，可用于估算相關和不相關的噪聲貢獻。僅依靠少數幾個測量值，就可以預測大范圍條件下的相位噪聲。其觀點是：任何特定設計都需建立自己的系統噪聲分析，而16通道演示器則提供一個特定設計示例作為基礎。本文討論基于16通道演示器的假設和相關限制，包含該假設何時適用，以及何時因為系統復雜性增加需要增加額外的噪聲項。本文主要描述如何在RF系統中實施相位噪聲優化。1–6 在適當情況下，提供描述本分析中使用的基本原理的參考資料。
簡介
相位噪聲是衡量所有RF系統設計的一個重要的性能指標。在相控陣這類大型多通道RF系統中，通道之間彼此關聯，其目標之一就是利用分布式接收器和發射器的關聯組合，從陣列層級改善動態范圍。要達成此目標，面臨著一項系統工程挑戰：分解出系統中相關和不相關的噪聲項。本文展示一種能估算16通道RF演示器的相位噪聲的系統方法，以幫助系統工程師開發出一種能評估大型系統的噪聲性能的分析方法。
相控陣內的信號都包含在通道上不相關的噪聲項和在通道上相關的噪聲項。分布式組件的附加噪聲就是不相關的。但是，分布式組件共用的信號會產生相關的噪聲成分。挑戰在于：如何快速識別架構中的相關噪聲項。共通或共享的內容都會在通道中引發相關噪聲。示例包括共用LO、時鐘或電源。隨著系統復雜性增加，解決這些噪聲項會變得很困難。所以，如果能使用直觀方法從噪聲角度重新繪制架構，并且快速識別相關噪聲貢獻項，將對構建下一代系統的系統設計人員大有助益。
在本文中，我們通過16通道S頻段系統來演示方法，證明僅使用幾個經驗測量值，就可以較為準確地預測其他多種通道組合下的相位噪聲。對于這種經驗模型，關鍵的一點是需要一些實際測量值。要從組件仿真直接進入大型多通道相位噪聲估算（且具有不錯的精度）并不容易。但是，僅使用幾個測量值，就能提取出相關和不相關的噪聲項，使得多通道估算值較為準確。我們的測量將預估值（1 dB以內）和16通道S頻段演示器的測量值進行匹配。
圖1. 16通道演示器：該平臺包含4個AD9081 芯片。每個AD9081 芯片包含4路射頻 DAC和4路射頻 ADC，提供總共16路發射和16路接收通道。
相關和不相關噪聲求和的背景
在自由空間或RF信號處理組合信號時，每個信號增加的噪聲為
其中c表示相關系數，范圍為–1至+1。如果c = –1，噪聲被消除；如果c = 0，噪聲不相關；如果c = 1，噪聲完全相關。
假設校準用于一致合并主信號，主信號將以20logN水平增加，其中N是通道數。
● 如果噪聲項不相關(c = 0)，噪聲會以10logN增加。信號電平以20logN速率增加（比噪聲速率大10logN），SNR會隨之改善10logN。
● 如果噪聲項相關(c = 1)，噪聲和信號一樣，也以20logN的速率增加，所以SNR不會改善。對于分布式系統來說，這并不是理想的結果。
● 在噪聲抵消電路中，會產生負相關系數。記下此案例，是為了補證公式1，但不加以詳述。
事實上，大型分布式系統包含在通道中部分相關的噪聲成分。所以，需要開發一種實用且直觀的系統級噪聲模型的方法。
16通道演示器
為了在多通道環境中評估最新的高速數據轉換器，16通道直接S頻段射頻采樣平臺被開發出來。該平臺包含4個AD9081 MxFE?（混合信號前端）芯片。每個 AD9081 芯片包含4個RF DAC和4個RF ADC，提供總共16個發射和16個接收通道。
16通道評估平臺 因為具有4個MxFE 芯片，所以命名為Quad-MxFE。總體框圖和板圖片分別如圖1和圖2所示。
圖2. Quad-MxFE是一個16通道演示器。
多通道相位噪聲模型
圖1所示的16通道開發平臺框圖顯示了其功能范圍。從圖中可以看出，開始時并不清楚如何查看相關和不相關噪聲組件導致的噪聲部分。需要提供一種方法，從噪聲的角度考慮系統架構。可以通過一份草圖，指出所有通道都存在的噪聲項、至于某些通道組相關的噪聲項，以及與通道完全無關的噪聲項。圖3是對16通道開發平臺的圖解，將噪聲項分為三類。
圖3. 從時鐘相位噪聲角度重新繪制的圖1。
● 時鐘噪聲：Quad-MxFE提供適用于多種時鐘配置的選項。關于使用的特定配置，需要在相位噪聲模型中進行說明。我們的測試跨所有通道使用1個通用低相位噪聲時鐘，或者使用4個獨立的分布式 ADF4371 鎖相環(PLL)頻率合成器來作為4個MxFE各自的時鐘輸入。對于單個通用時鐘，此噪聲與所有16個組合通道相關。對于使用4個ADF4371 PLL（1個MxFE 1個）的情況，PLL噪聲與每個MxFE相關，但跨MxFE無關，而基準電壓源噪聲則跨所有通道相關。
○ Peter Delos名為 "帶有分布式鎖相環的相控陣的系統級LO相位噪聲模型"的文章總結了處理分布式鎖相環的分析方法。這份參考資料所用的分析方法說明了基準頻率、分布式系統和PLL電路的噪聲分量，并說明了PLL環路帶寬造成的影響。
● 每個MxFE導致的相關噪聲：這是來自MxFE，與MxFE中的每個通道相關的噪聲。在此分析中，每個MxFE的相關噪聲包括每個芯片中常見的附加噪聲，以及芯片內部各通道中常見的電源效應。
● 每個通道的不相關噪聲：這是來自不同通道的噪聲差異。包括DAC內核和所有放大器附加相位噪聲。在公式2中，此項被標注為TXNoise。
根據所述的相位噪聲的貢獻分量，可以如下所示計算相位噪聲總和。
接下來，會提供一些額外的細節，介紹如何簡化此模型，以適用于此測試臺。
● 電源效應：在低相位噪聲設計中，電源相位噪聲是一個需要重點考慮的因素。有關可用于解決電源噪聲問題的方法，請參閱文章 "電源調制比揭秘：PSMR和PSRR有何區別" 和 "改進的DAC相位噪聲測量支持超低相位噪聲DDS應用。" 在本文的分析中，電源效應被視為公式2中捕捉的噪聲項的子項。如果電源噪聲是IC中的相位噪聲的主要來源，且遍布在所有通道中，則需要像本文之前使用的每個MxFE導致的相關噪聲一樣，將此效應當做相關項進行說明。
● 基準振蕩器噪聲：在大型系統中，基準振蕩器噪聲貢獻分量需要按文章"帶有分布式鎖相環的相控陣的系統級LO相位噪聲模型"中所述的一樣進行分配。這個測試臺使用極低的相位噪聲基準電壓源，產生的噪聲分量比其他分量低得多，所以未在噪聲總和公式中特別指出。
通過測量來驗證模型
在公式2介紹了組合相位噪聲模型之后，下一個問題是"如何得到公式中使用的噪聲貢獻分量值？"在使用Quad-MxFE測試臺時，可使用測量值來提取所需的信息：
● 時鐘源的絕對相位噪聲
● 不同MxFE的通道的附加相位噪聲
● 同一個MxFE的通道的附加相位噪聲
測試設置和測量值如圖4所示。圖4(b)和圖4(c)提供去除了共用時鐘源的附加噪聲測量。測量單個MxFE中的附加相位噪聲時，也會去除MxFE中跨通道的相關噪聲。但是，在測量跨MxFE的附加相位噪聲時，測量值中會包含MxFE中的相關噪聲。
圖4. 使用三項測量來驗證相位噪聲模型。
最后一步是將測量數據更改為公式2中使用的三個項，如下所示：
1. 時鐘噪聲 = 時鐘相位噪聲測量值（圖4(a)）+ 20log (FOUT/FCLOCK)
2. 每個MxFE導致的相關噪聲 = 跨MxFE的附加相位噪聲（圖4(b)）– 通用MxFE的附加相位噪聲（圖4(c)）。注意，進行此計算時，需要先轉化為線性功率，然后減去，然后重新轉化為dB，得出10log（10^（跨MxFE的附加相位噪聲/10）– 10^（通用MxFE的附加相位噪聲/10））
3. TxNoise = 通用MxFE的附加相位噪聲（圖4(c)）。
關于附加相位噪聲測量的附加備注：我們發現，使用此硬件時，上述項2和3的噪聲項也隨頻率擴展。轉化為其他頻率時，還額外需要20log(FOUT/FMEAS)。并非所有硬件都是如此，每項設計需要單獨評估此項。
測量案例1：通用低相位噪聲時鐘
執行此測量時，在整個16通道演示器中使用一個低噪聲12 GHz時鐘。時鐘源為SMA100B，如圖1所示被注入到外部時鐘注入節點中。所示的條件適用于3.2 GHz發射輸出頻率。
從圖5(b)可以看出，跨MxFE的相關噪聲是最主要的貢獻分量。在系統中增加MxFE后，這種噪聲貢獻分量會增大，之后受通用時鐘源限制。根據每種貢獻分量的曲線形狀，僅在曲線上增加幾個點不足以得出準確的預測，所以我們發現最好是直接在公式2中使用圖5(b)中的數據。然后，進行一系列計算來驗證該模型。從圖6至圖8可以看出，該模型提供的預測值準確度非常高。
圖5. a) 用于驗證相位噪聲模型的測量值，b) 計算得出的在模型中使用的相位噪聲貢獻分量。這是針對所有MxFE共用一個時鐘的情況。
圖6. 3.2 GHz時16通道的測量值和模型預測值。
圖7. 3.2 GHz時8通道的測量值和模型預測值。兩圖之間的差異在于：MxFE如何共用發射通道。
圖8. 3.2 GHz時4通道的測量值和模型預測值。兩圖之間的差異在于：MxFE如何共用發射通道。
一些關于測量值和預測值的觀察值得注意。在許多情況下，預測值幾乎與測量值完全一樣。在某些情況下，測量值略低于預測值。我們承認這一點，但無法給出準確描述。圖8左側的圖提供了一個潛在的指示器。當放大這些圖時，我們發現預測值與兩個測量示例匹配，但測量案例的值稍高一點。可能是因為在AD9081芯片中，每個MxFE導致的相關噪聲不完全相同，導致出現一些差異。第5節中描述的一些簡化假設可能也是導致出現差異的原因。在這些示例中，預測都相當準確，我們認為這種方法對這種設計是有效的。
測量案例2：每個MxFE的分布式PLL
在本測量中，4個MxFE每個使用一個單獨的ADF4371，如圖1所示。ADF4371鎖定使用低相位噪聲500 MHz的基準電壓源，設置提供12 GHz輸出。圖9顯示用于驗證模型的測量值和噪聲貢獻分量。
圖9. A) 使用獨立的ADF4371芯片作為時鐘輸入源時，用于驗證相位噪聲模型的測量值，b) 計算得出的在模型中使用的相位噪聲貢獻分量。這是針對每個MxFE的分布式PLL的情況。
在本示例中，PLL是主要的噪聲源，MxFE貢獻的噪聲分量遠低于時鐘噪聲。如圖10所示，根據分布式系統使用的PLL的數量，組合噪聲相應改善。
圖10. 在使用ADF4371作為每個MxFE的時鐘源時，在組合多個相位一致的發射通道之后，在3.2 GHz時的測量值和根據模型得出的預測值。
結論
本文顯示能夠相當準確地預測組合通道中的相位噪聲的經驗模型。使用此方法的前提是：首先從噪聲源的角度查看該系統，并重新繪制框圖，以便查看相關項和不相關的項。
我們還著重突出"經驗"一詞，這意味著建議方法是通過觀察或經驗進行驗證，而不是根據理論或純邏輯進行驗證。對于相位噪聲示例，提出的觀點是要評估區域和貢獻分量，需要使用一些測量值和觀察結果。了解上述這些之后，即可系統性地計算系統噪聲。
本文使用的數據和公式在一定程度上只適用于該硬件，基于之前描述的觀察結果。但是，這種方法可用于任何多通道系統。更通用的框圖如圖11所示。先介紹系統基準振蕩器，然后根據通道級硬件繪制時鐘和LO分布，可以更直觀地查看大型系統中的噪聲貢獻源。
圖11. 從相位噪聲角度繪制的通用相控陣示意圖。每個信號都包含噪聲項，它們是陣列中分布的噪聲分量的組合。從這個角度重新繪制系統圖之后，可以更容易在系統層面顯示關于相關和不相關噪聲的跟蹤。如果設計人員先繪制系統基準振蕩器，然后根據通道級硬件繪制時鐘和LO分布，可以更直觀地顯示大型系統中的噪聲貢獻源。
參考電路
1 Peter Delos。“帶有分布式鎖相環的相控陣的系統級LO相位噪聲模型”。ADI公司，2018年11月。
2 Peter Delos和Mike Jones。 “使用市售收發器的數字陣列：噪聲、雜散和線性測量”。 IEEE相控陣大會，2019年10月。
3 Peter Delos。 “電源調制比揭秘：PSMR與PSRR有何不同？” ADI公司，2019年3月。
4 Peter Delos和Jarrett Liner。 “改進的DAC相位噪聲測量支持超低相位噪聲DDS應用”。模擬對話，第51卷第3期，2017年8月。
5 Peter Delos。 “鎖相環噪聲傳遞函數”。高頻電子，2016年1月。
6 Peter Delos。 “收發器使用外部本振：降低相位噪聲，獲得更強射頻性能”。ADI公司，2019年10月。
Michael Jones、Travis Collins、Charles Frick。“DAC/ADC集成電路上的集成強化型DSP改善了寬帶多通道系統”。ADI公司，2021年5月。
“2端口剩余噪聲測量”。Rohde & Schwarz應用筆記。
來源：ADI
作者：Peter Delos 和 Michael Jones
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