【導讀】你知道如何處理實際布線中的一些理論沖突的問題嗎？如何解決高速信號的手工布線和自動布線之間的矛盾？信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？
1如何處理實際布線中的一些理論沖突的問題？
基本上，將模/數地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat)，還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
晶振是模擬的正反饋振蕩電路，要有穩定的振蕩信號，必須滿足loop gain與phase的規范。而這模擬信號的振蕩規范很容易受到干擾，即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠，地平面上的噪聲也會影響正反饋振蕩電路。所以，一定要將晶振和芯片的距離進可能靠近。
確實高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或 ferrite bead，不能造成信號的一些電氣特性不符合規范。所以，最好先用安排走線和PCB迭層的技巧來解決或減少EMI的問題，如高速信號走內層。最后才用電阻電容或ferrite bead的方式，以降低對信號的傷害。
2如何解決高速信號的手工布線和自動布線之間的矛盾？
現在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數目。各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設計者的想法。
另外，手動調整布線的難易也與繞線引擎的能力有絕對的關系。例如，走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。所以，選擇一個繞線引擎能力強的布線器，才是解決之道。
3在高速PCB設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？
一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在 dual strip line 的結構時。
4是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？
是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板：頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
5在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？
一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求。另外，如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點。當然，需要手動補齊所要測試的地方。
6添加測試點會不會影響高速信號的質量？
至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點，不用在線既有的穿孔(via or DIP pin)當測試點。可能加在在線或是從在線拉一小段線出來。前者相當于是加上一個很小的電容在在線，后者則是多了一段分支。
這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。
7若干PCB組成系統，各板之間的地線應如何連接？
各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子(此為Kirchoffcurrent law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。
另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。
8適當選擇PCB與外殼接地的點的原則是什么？
選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returningcurrent)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。
9電路板DEBUG應從那幾個方面著手？
就數字電路而言，首先先依序確定三件事情：
確認所有電源值的大小均達到設計所需，有些多重電源的系統可能會要求某些電源之間起來的順序與快慢有某種規范;
確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題;
確認 reset 信號是否達到規范要求。
這些都正常的話，芯片應該要發出第一個周期(cycle)的信號。接下來依照系統運作原理與bus protocol來DEBUG。
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在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低。
那么，在高速(>100MHz)高密度PCB設計中有何技巧？
在設計高速高密度PCB時，串擾(crosstalkinterference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
控制走線特性阻抗的連續與匹配。走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。
選擇適當的端接方式。避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因為這種串擾比同層相鄰走線的情形還大。
利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。
