【導讀】在高效能電源設計中，死區時間的精準控制是平衡效率與可靠性的關鍵。傳統方案依賴固定的控制器延遲或繁瑣的外部調整，不僅調試耗時，更難以適配不同GaN FET的動態特性，潛藏著過驅損壞的風險。本文將深入智能GaN降壓控制器設計的核心環節，聚焦于其先進的配置與優化策略。通過闡述如何精確測量并協同優化導通/關斷擺率與延遲，我們旨在幫助工程師突破傳統局限，在提升系統功率密度的同時，最大化能效并堅固開關元件的安全邊界。
摘要
在高效能電源設計中，死區時間的精準控制是平衡效率與可靠性的關鍵。傳統方案依賴固定的控制器延遲或繁瑣的外部調整，不僅調試耗時，更難以適配不同GaN FET的動態特性，潛藏著過驅損壞的風險。本文將深入智能GaN降壓控制器設計的核心環節，聚焦于其先進的配置與優化策略。通過闡述如何精確測量并協同優化導通/關斷擺率與延遲，我們旨在幫助工程師突破傳統局限，在提升系統功率密度的同時，最大化能效并堅固開關元件的安全邊界。
引言
本系列文章的第一部分討論了理解開關電源底層物理原理的重要性，并介紹了如何通過物理手段適當地測量器件的性能表現。在實驗臺上搭建好電路之后，真正的工作就開始了。與單芯片IC設計不同，控制器用于驅動各種開關器件，因此必須進行一定程度的調整以確保達到最佳性能。如果測量技術不再是問題，柵極和開關波形將能提供有價值的信息，指出哪些元件值需要修改，以防止損壞氮化鎵(GaN) FET，并促使運行效率達到最優。
優化柵極連接
為了抑制峰值過沖，應當增大柵極上拉電阻的值。如果柵極緩慢上升且無過沖，則FET不會受損，但控制器會延遲導通或關斷以維持設定的死區時間，從而導致與過大柵極電阻相關的轉換損耗增加。為了解決這個問題，應當減小柵極上拉電阻。請參見圖1來了解柵極電阻對波形的影響。上方波形顯示了使用純PCB走線的柵極測量結果，即頂部和底部柵極（TG和BG走線）的上拉和下拉電阻均為0 Ω。下方波形顯示了頂部和底部柵極的上拉和下拉電阻均為10 Ω的測量結果。考慮到理想開關應實現瞬時轉換，因此在整個輸入電壓和輸出電流范圍內，快速上升且略有過沖（在限值以內）的波形，比過阻尼的柵極波形更為可取。柵極下降波形過沖同樣可以通過增大或減小柵極下拉電阻來調整。中間波形在以上兩種情況之間取得了良好的平衡：一方面避免了與0 Ω情況相關的過沖，另一方面又不至于像10 Ω情況那樣為消除全部過/下沖而引入過多延遲。上拉/下拉線路分離的一個主要優點是能夠分別調整每個電阻。請注意，在圖1的中間波形中，2 Ω上拉電阻足以抑制過沖；但在圖2中，只需1 Ω下拉電阻，即可糾正頂部和底部柵極的上方波形所示的下沖。
圖1.串聯電阻對柵極擺率（SW上升）的影響。TG：頂部柵極；BG：底部柵極。上方圖形顯示利用PCB走線進行柵極連接(0 Ω)的測量結果。中間圖形顯示優化柵極電阻的測量結果。下方圖形顯示所有柵極皆有10 Ω電阻與柵極驅動引腳串聯的測量結果。對于SW節點上升，最關鍵的值是RTGPULL-UP。
圖2.串聯電阻對柵極擺率（SW下降）的影響。TG：頂部柵極；BG：底部柵極。上方圖形顯示利用PCB走線進行柵極連接(0 Ω)的測量結果。中間圖形顯示優化柵極電阻的測量結果。下方圖形顯示所有柵極皆有10 Ω電阻與柵極驅動引腳串聯的測量結果。對于SW節點下降，最關鍵的值是RTGPULL-DOWN。
布局不當或柵極電阻阻尼設計過于保守，都會帶來不良后果。即使從閾值角度保證死區時間接近于零，若轉換時間較長，轉換損耗也會增加，進而侵占整體效率預算。采用FLIR成像裝置進行的熱分析證實了這一點。圖3非常清楚地顯示，在之前的測量中，0 Ω和10 Ω電阻之間的溫升接近40°C。這表明在FET承受的熱應力尚未超過限值之前，可用功率預算已經出現損失。還有一個需要關注的問題是，底部柵極可能會虛假導通。這種現象表現為振鈴波形出現異常膨脹，逐漸接近底部FET的閾值電壓。兩個FET同時導通絕非好現象！LTC7890和LTC7891具有低阻抗柵極驅動器，有助于防止這種情況，但仍應優化底部柵極下拉電阻。優化柵極驅動電平的過程可確保FET在所有條件下都能使用智能近零死區時間安全切換，但其他模式或死區時間應如何驗證呢？
圖3.柵極電阻引起的轉換損耗的熱圖像。上方圖像是在24 VIN、12 VOUT、10 A條件下獲得的，所有柵極走線使用PCB走線電阻，導致頂部FET的峰值溫度為52.1°C。下方圖像是在相同條件下獲得的，不過所有柵極走線使用10 Ω電阻。頂部FET溫度升高至93.4°C，輸出功率未增加。
選擇死區時間延遲
在某些情況下，設計人員可能會選擇或被要求使用一定量的死區時間。LTC7890和LTC7891具有三種死區時間控制模式，如表1所示。智能近零死區時間伺服模式以嚴格的時序控制適當的柵極，確保不會殘留任何破壞性的能量水平。自適應柵極到柵極死區時間模式使用柵極本身存在的開爾文檢測閾值，將死區時間穩定控制在默認的20 ns。RSET可編程死區時間模式使用相同的內部邏輯，但允許將默認的20 ns值在7 ns到60 ns范圍內進行精密調整。如果使用另外兩種配置中的任一種，則需要使用柵極信號將觸發閾值設置為1 V，以驗證時序是否按預設執行。
表1.DTC模式配置
選擇死區時間時，需要權衡多個因素。為了盡可能降低損耗，應使用智能近零死區時間并依靠智能檢測和伺服架構，以最高效率實現盡可能高的功率密度。了解如何設置并通過適當的測量驗證死區時間已接近零之后，這通常是最佳選擇。圖4顯示了在優化柵極電阻的情況下，近零死區時間的實際效果。沒有可見的反向導通時間，并且沒有使用并聯肖特基二極管來保護GaN FET，避免了額外的損失。因此，電路效率達到最大，熱應力降至最小。然而，如果設計規范要求比近零更長的某個有限量死區時間，則可使用自適應模式，它支持靈活設置任意值，以獲得所需的舒適裕度。不過，這會導致GaN FET功率損耗增加，產生更多熱量，如圖5所示。造成這種額外要求的原因可能是管理層在工程上的保守策略，或者工程師不愿過度偏離傳統的MOSFET設計規范。無論如何，LTC7890和LTC7891都為用戶提供了充分的選擇自由，以適應各種具體需求。當死區時間延長時，務必使用熱成像設備，記錄極端工作條件下FET的效率和峰值熱點溫度。此舉是為了在預期的工作環境條件下，維持必要的熱裕度。與柵極電阻一樣，死區時間對FET承受的峰值熱應力有直接而明顯的影響。在12 VOUT、10 A的測試條件下，使用優化的柵極電阻時，頂部FET的峰值溫度為56.3°C。這意味著，相對于0 Ω PCB走線，溫度上升了3°C，但考慮到瞬態期間不存在過壓應力導致FET損壞，這樣的溫升是合理的。然而，當使用RSET模式將死區時間增加到35 ns（無智能近零或自適應控制的控制器的常見值）時，在相同輸出功率下，溫度增加10°C以上，達到66.5°C，而且兩個FET上都是如此（圖6）。顯然，在這方面采取保守策略的代價是效率降低和熱量增加，進而壓縮功耗預算。如果采用智能近零功能，等量的熱損耗便可轉化為數十瓦的額外輸出功率。因此，在確定死區時間的舒適裕度時，究竟應優先遵循傳統做法，還是優先考慮實證數據？這值得我們深思。
圖4.智能近零死區時間控制轉換，使用優化的柵極電阻。請注意，使能此模式主動控制死區時間時，開關節點上沒有顯示可見的反向導通區域。
圖5.35 ns死區時間RSET模式轉換，使用優化的柵極電阻。死區時間控制精確，但開關波形中反映的反向導通周期在2 V時清晰可見，由此產生了相當大的損耗。
圖6.死區時間模式導致的轉換損耗的熱圖像。上方圖像是在24 VIN、12 VOUT、10 A條件下獲得的，使用智能近零死區時間模式和優化的柵極電阻，導致頂部FET的峰值溫度為56.3°C。下方圖像是在相同條件下獲得的，不過使用RSET模式，配置了35 ns（典型值）死區時間。兩個FET的溫度均升至66.5°C，輸出功率未增加。
開發過程中，可以從ADI公司提供的評估參考設計入手，搭建合理的布局。然后，通過嚴謹的基準測量技術來測量和驗證設計。如此，開發者最終將獲得一個適合產品化的可靠設計電路。在此過程中，按照本文所述的程序和技術收集數據，可確保數據是準確可信的。深入理解各種權衡因素及其平衡方法之后，工程師能夠更好地決定采用何種工作模式、使用什么外部元件值，更重要的是，清楚地知道為何要作出這些決策。這樣一來，不僅能縮短設計周期，減少昂貴的迭代過程，還能有效減少系統設計中的挫折。
結語
在寬帶隙技術領先廠商的持續推動下，GaN技術正迅速發展，每一代產品的CG × RDS(ON)品質因數都有提升。雖然器件尺寸、電容和導通電阻會隨著每次迭代而發生變化，但對運行狀況進行可靠測量與驗證的正確方法始終未變。為了確保設計穩健，并在極端工況下具有足夠的安全裕度，在試驗臺上對原型進行運行驗證仍然是不可替代的關鍵環節。如果設計方案符合數據手冊的指導原則，布局布線嚴格參考了評估板方案，測量方法也依據本文提供的建議進行，那么“一次成功、無需返工”的可能性將大大提高。
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